電子元(yuán)器件電(dian)路布局(jú)的可靠(kao)性設計(ji)--跳線

    9. 6.1 電子線(xian)路的可(ke)靠性設(shè)計原則(ze)
    采用各(gè)種電子(zǐ)元器件(jiàn)進行系(xì)統或整(zheng)機線路(lù)設計🔞時(shí)，設🌈計師(shi)不僅必(bì)須考慮(lü)如何實(shí)現規定(ding)的功能(neng)，而且應(ying)該考慮(lǜ)采用何(he)種設計(jì)方案才(cai)能充分(fèn)發揮元(yuan)器件固(gù)有可靠(kao)性的潛(qián)力，提高(gao)系統或(huò)整機的(de)可靠💜性(xing)水平。這(zhè)⭕就是通(tong)常所說(shuo)的可靠(kao)性設計(jì)。
    電子線(xiàn)路的可(kě)靠性設(she)計是一(yī)個内容(róng)相當廣(guang)泛而具(ju)體🚶‍♀️的問(wen)題，采用(yong)不同類(lèi)型的器(qi)件或者(zhe)要實現(xian)不同的(de)電路功(gong)能，都會(huì)有不同(tóng)的可靠(kao)性設計(jì)考慮。這(zhè)裏首先(xian)給出電(diàn)子線路(lù)可靠性(xìng)設計的(de)一些基(ji)本原則(zé)，在8.6.2節再(zai)給出幾(jǐ)種具體(ti)電路的(de)設計規(guī)則。
    1. 簡化(huà)設計
由(you)于可靠(kao)性是電(diàn)路複雜(zá)性的函(hán)數，降低(dī)電路的(de)複雜性(xing)可以相(xiàng)🐪應的提(tí)高電路(lu)的可靠(kao)性，所以(yi)，在實現(xian)規定功(gōng)能⛱️的前(qian)提下，應(ying)盡量使(shǐ)電路結(jié)構簡單(dān)，最大限(xian)度的‼️減(jian)少所✔️用(yong)元器件(jian)的類型(xing)和品種(zhong)，提高元(yuán)器件的(de)複用率(lü)。這是提(tí)高電路(lù)可靠性(xìng)的一種(zhǒng)簡單而(ér)❄️實用的(de)方法💃。
簡(jian)化設計(ji)的具體(ti)方案可(ke)以根據(jù)實際情(qing)況來定(ding)，一🈲般🧡使(shǐ)用的方(fāng)法有：
    (1)多(duō)個通道(dao)共用一(yi)個電路(lù)或器件(jiàn)。
    (2)在保證(zhèng)實現規(gui)定功能(neng)指标的(de)前提下(xia)，多采用(yong)集成電(dian)路，少采(cai)用分立(lì)器件，多(duō)采用規(guī)模較大(da)的集成(cheng)電路，少(shǎo)采用規(guī)模較小(xiǎo)的集⛹🏻‍♀️成(chéng)電路。集(jí)成度的(de)提高可(kě)以減少(shao)元器件(jian)🤩之間的(de)♉連線、接(jiē)點以及(ji)封裝的(de)數目，而(er)這些連(lián)接點的(de)可靠性(xìng)常常是(shi)造成電(diàn)路失效(xiao)的主要(yào)原因。
    (3)在(zai)邏輯電(dian)路的設(shè)計中，簡(jian)化設計(jì)的重點(diǎn)應該放(fang)在減少(shǎo)邏輯器(qi)件的數(shu)目，其次(ci)才是減(jiǎn)少門或(huò)輸入端(duān)的數目(mu)。因爲一(yī)般而言(yán)，與減少(shao)電路的(de)複雜度(dù)相比較(jiao)，提高電(diàn)路的集(jí)成度對(duì)于提高(gao)系統可(kě)靠性的(de)效果更(gèng)爲明顯(xian)。
    (4)多采用(yòng)标準化(hua)、系列化(huà)的元器(qi)件，少采(cai)用特殊(shū)的或未(wèi)經定型(xíng)和🐇考驗(yan)的元器(qì)件。
    (5)能用(yong)軟件完(wan)成的功(gōng)能，不要(yao)用硬件(jian)實現。
    (6)能(neng)用數字(zi)電路實(shi)現的功(gong)能，不要(yào)用模拟(nǐ)電路完(wan)成，因爲(wei)數字電(dian)路的可(ke)靠性和(he)标準化(huà)程度相(xiang)對較高(gāo)‼️。但是，有(you)時模拟(nǐ)電路的(de)功能用(yòng)數字電(diàn)路實現(xiàn)會導緻(zhì)器件數(shu)目的明(ming)顯增加(jia)，這時就(jiù)要根據(jù)具體情(qíng)況統籌(chou)考慮，力(lì)求選用(yong)最佳方(fang)案。
    在簡(jiǎn)化設計(ji)時應注(zhu)意三點(diǎn)：：一是減(jiǎn)少元器(qì)件不會(huì)導🌈緻其(qí)它元器(qi)件承受(shou)應力的(de)增加，或(huo)者對其(qí)它元器(qì)件👅的性(xing)能要求(qiu)更🌏加苛(kē)刻；二是(shì)在用一(yi)種元器(qi)件完成(chéng)多種功(gōng)能時，要(yao)确🏃‍♂️認該(gāi)種器件(jiàn)在性能(neng)指标和(he)可靠性(xing)方面是(shì)否能夠(gòu)同時滿(man)足幾個(gè)方面的(de)要求💘；三(sān)是爲滿(mǎn)足‼️系統(tǒng)安全性(xing)、穩定性(xing)、可測性(xing)、可維修(xiu)性或降(jiàng)額和冗(rong)餘設計(jì)等的要(yao)求所增(zeng)加的電(diàn)路或元(yuán)器件不(bú)能省略(luè)。
    2. 低功耗(hao)設計
    電(dian)子系統(tong)向着小(xiao)型化和(he)高密度(du)化發展(zhǎn)，使得其(qi)内部熱(re)🐉功率密(mi)度增加(jia)，可靠性(xing)随之降(jiàng)低。降低(di)電路的(de)♍功耗，是(shì)減少系(xi)統内部(bù)溫升的(de)主要途(tú)徑。這可(ke)以從✨兩(liǎng)方面着(zhe)手，一是(shi)盡量采(cǎi)用低🙇🏻功(gōng)耗器件(jian)，如在滿(mǎn)足工作(zuò)速度😘的(de)情況下(xià)，盡量采(cǎi)用CMOS電路(lù)。而不用(yòng)TTL電路；二(er)是在完(wán)成規定(dìng)功能的(de)前🛀提下(xià)，盡量簡(jian)化邏輯(jí)電路，并(bìng)更多的(de)讓軟件(jian)來完成(cheng)硬件的(de)功能，以(yi)減少整(zheng)機硬件(jian)的數量(liàng)。
    3. 保護電(diàn)路設計(ji)
    電子系(xì)統在工(gōng)作中可(kě)能會受(shòu)到各種(zhong)不适當(dāng)應力或(huò)❄️外界幹(gan)擾信号(hào)的影響(xiang)，造成電(diàn)路工作(zuò)不正常(chang)，嚴👉重時(shi)會導緻(zhì)内部器(qi)✊件的㊙️損(sǔn)壞。爲此(ci)，在電路(lù)設計中(zhong)，有必要(yao)根據具(ju)體情況(kuàng)設計必(bi)要的保(bao)護電路(lu)。如在電(diàn)路的信(xìn)号輸入(ru)端🤞設計(ji)靜電🚶‍♀️保(bao)護電路(lù)，在電源(yuán)輸🧑🏾‍🤝‍🧑🏼入端(duān)設計浪(làng)📞湧幹擾(rao)抑制電(diàn)路，在高(gao)頻✨高速(su)電路中(zhong)加入噪(zào)聲抑制(zhì)或吸收(shou)網絡。具(jù)體保護(hu)電路的(de)形式可(ke)參閱本(běn)書有關(guān)🔴章節。
    4. 靈(ling)敏度分(fèn)析
    組成(cheng)電子系(xì)統的各(gè)個電路(lu)對于系(xi)統可靠(kào)性的貢(gòng)獻并不(bu)相同，而(ér)組成電(dian)路的各(ge)個元器(qi)件對于(yu)該電路(lù)可靠性(xing)的貢獻(xian)也不會(hui)一樣。常(cháng)常會有(you)這樣的(de)情況，某(mou)個💘元器(qi)件的參(cān)數退化(huà)嚴重，但(dàn)對電路(lù)性能的(de)影響甚(shen)微；而另(ling)一個元(yuan)器件稍(shao)有變化(hua)，就對電(dian)路性能(néng)産生顯(xian)著影響(xiang)。這是因(yīn)😘爲一個(gè)元器件(jiàn)對于電(dian)路可靠(kao)性的影(yǐng)響（或一(yī)個子電(diàn)路對于(yú)系統可(ke)靠性的(de)影響）不(bú)僅👌取決(jué)于😘該元(yuan)器件（或(huò)子電路(lu)）自身的(de)質量，而(ér)且取決(jué)于該元(yuán)器⭕件（或(huo)子電路(lu)）造成電(dian)🧑🏽‍🤝‍🧑🏻路（或系(xì)統）性能(néng)變化的(de)靈敏度(du)。因♌此，在(zài)電路設(shè)計中，應(ying)進😍行靈(ling)敏度分(fèn)析，确定(ding)對電路(lu)性能影(ying)響顯著(zhe)的關鍵(jian)元器件(jian)或子電(diàn)路。對其(qi)進行重(zhòng)點設計(jì)。靈敏度(du)分析可(ke)借🐅助于(yú)現有的(de)電路模(mo)拟器或(huo)邏輯模(mó)拟器完(wan)成。這是(shi)提高電(dian)路可靠(kao)性的一(yī)個經濟(jì)有效的(de)方法。
    5. 基(jī)于元器(qi)件的穩(wěn)定參數(shù)和典型(xing)特性進(jin)行設計(jì)
    電路設(she)計通常(cháng)必須依(yi)據所選(xuǎn)用器件(jiàn)的參數(shù)指标來(lái)🔞進行。爲(wei)了🌈保證(zheng)電路的(de)可靠性(xìng)，隻要可(ke)能，電路(lù)性能應(yīng)該基于(yú)器件的(de)最穩☎️定(ding)的參數(shù)來設計(ji)，同時應(ying)🐇留出一(yi)些允許(xu)變化的(de)餘量。對(dui)❗于那些(xiē)由于工(gōng)藝離散(san)性以及(ji)🐅随時間(jiān)、溫🧑🏽‍🤝‍🧑🏻度和(hé)其它環(huán)境應力(lì)而變化(huà)的不太(tài)穩定的(de)性能參(can)數，設計(jì)時應給(gei)予更爲(wèi)寬容的(de)限制。對(duì)于那些(xiē)不确定(ding)的無法(fǎ)⛹🏻‍♀️控制的(de)性能參(can)數，設計(jì)時不宜(yi)采納，否(fou)🐇則無法(fǎ)㊙️保證電(diàn)路的可(ke)靠性和(hé)制造的(de)可重複(fu)性。如果(guǒ)♋産品手(shǒu)冊中 記(jì)載有所(suǒ)需的特(tè)性曲線(xiàn)圖、外部(bu)電路參(cān)數或典(diǎn)型應用(yong)電路時(shí)，應盡✏️可(kě)能使用(yong)該特性(xìng)曲線或(huò)電路方(fang)案進行(hang)設計。
    6. 均(jun)衡設計(jì)
    在設計(ji)一個電(dian)子系統(tong)時，總是(shì)要先将(jiang)其分割(gē)爲若幹(gan)個電路(lu)塊🐆，以便(bian)完成不(bu)同的功(gong)能。在系(xi)統分割(ge)時，應注(zhu)意電路(lu)功能和(he)結構的(de)均衡性(xing)，這樣對(dui)提高系(xi)統可靠(kao)性有利(li)。這主要(yao)體現在(zai)兩個方(fāng)㊙️面：一是(shì)每塊電(dian)路的功(gōng)能應相(xiang)對完整(zhěng)，盡量減(jiǎn)少各個(ge)⚽電路之(zhi)間的聯(lian)接，以削(xue)❓弱互連(lián)對電路(lù)可靠性(xìng)的影響(xiǎng)；二是各(gè)個電流(liú)所含元(yuán)器件的(de)數量不(bu)要過于(yú)集中帶(dài)來的不(bú)可靠因(yin)素，同時(shi)也方便(biàn)了裝配(pèi)工藝設(she)計。
    7. 三次(ci)設計
    三(sān)次設計(jì)包括系(xi)統設計(ji)、參數設(she)計和容(rong)差設計(ji)。系統設(shè)計🔴是指(zhi)一般意(yì)義上的(de)設計；參(cān)數設計(ji)是利用(yòng)正交設(she)計法結(jie)合計👨‍❤️‍👨算(suàn)機輔助(zhù)設計，找(zhao)到穩定(ding)性好的(de)合理參(cān)數組，是(shi)三次設(shè)計的核(he)心；容差(chà)設計則(ze)是在系(xi)統的最(zuì)佳參數(shù)組合确(que)定之後(hòu)，合理規(guī)劃組成(cheng)系統的(de)各個元(yuan)器件的(de)容🛀差，使(shǐ)産品物(wù)美價廉(lian)。采用三(san)次設計(ji)方🏃‍♂️法獲(huo)得的産(chan)品具有(you)高的信(xìn)噪比，對(duì)于元器(qì)件的🤟公(gōng)差與老(lǎo)化、工作(zuò)和環境(jìng)條件的(de)波動變(biàn)化等具(jù)有很強(qiáng)的忍受(shòu)能力，保(bao)證長時(shi)間正常(cháng)工作。因(yīn)此，在所(suǒ)采用的(de)元器件(jiàn)質量等(deng)級相同(tóng)的條件(jian)下，通過(guo)三次設(she)計的電(diàn)路的可(ke)靠性明(míng)顯高❓于(yu)未作三(sān)次設計(jì)的電路(lù)。
    8. 冗餘設(shè)計和降(jiang)額設計(jì)
冗餘設(shè)計也稱(chēng)餘度設(she)計，它是(shì)在系統(tǒng)或設備(bei)中的關(guān)鍵👨‍❤️‍👨電路(lu)部位，設(shè)計一種(zhong)以上的(de)功能通(tong)道，當一(yī)個🚶‍♀️功能(neng)通道發(fā)生故障(zhàng)時，可用(yòng)另一個(gè)通道代(dai)替，從而(ér)可使局(jú)部故障(zhang)不影響(xiang)👣整個系(xi)統或設(shè)備的正(zheng)常工作(zuo)。采用冗(rǒng)餘設計(jì)，使得用(yong)相對低(di)可靠的(de)元器件(jiàn)構成可(ke)靠的系(xi)統或設(she)備成爲(wei)可能。但(dàn)是，采用(yòng)冗餘設(she)計會使(shǐ)電路的(de)複雜性(xing)以及系(xì)🌈統的體(tǐ)積、重量(liàng)、功耗和(hé)成本增(zeng)加，一般(ban)隻用于(yú)那些安(ān)全性要(yào)求非常(chang)高☔而且(qie)難以維(wei)修的系(xì)💚統。
9. 可靠(kào)性預計(ji)
    爲了驗(yàn)證可靠(kao)性設計(jì)的效果(guo)，根據系(xì)統可靠(kao)性的要(yao)求，電路(lu)設計完(wan)成後，可(ke)對關鍵(jiàn)電路的(de)失效率(lü)進行預(yu)計，預計(ji)所依據(jù)♍的模型(xíng)和方法(fǎ)見國軍(jun1)标GJB299《電子(zǐ)設備可(kě)靠性預(yu)計手冊(cè)》。
9.6.2 常用集(jí)成電路(lu)的應用(yòng)設計規(gui)則
    在電(diàn)路設計(ji)時，除了(le)以上所(suǒ)述的通(tōng)用設計(jì)原則之(zhī)🌈外㊙️，還要(yao)💋根據所(suǒ)用器件(jian)的具體(tǐ)情況，采(cai)用不同(tong)的設計(ji)規則。下(xia)面給出(chū)用幾種(zhong)常用集(ji)成電路(lù)進行電(diàn)路設計(ji)時😘應該(gai)遵循的(de)一🌈些規(guī)則✍️。這些(xiē)規則所(suo)依據的(de)設計原(yuán)理大多(duo)已經在(zài)本書的(de)有關章(zhang)節❗裏予(yǔ)以闡🏃‍♀️述(shu)，這裏不(bú)再贅述(shu)。
    1. TTL電路應(ying)用設計(jì)規則
    (1) 電(dian)源
    •穩定(ding)性應保(bao)持在±5％之(zhi)内；
    •紋波(bō)系數應(yīng)小于5％；
    •電(dian)源初級(jí)應有射(she)頻旁路(lù)。
    (2)去耦
    •每(měi)使用8塊(kuài)TTL電路就(jiù)應當用(yong)一個0.01~0.1μF的(de)射頻電(dian)容器對(duì)電源㊙️電(dian)壓進🍉行(hang)去耦。去(qu)耦電容(róng)的位置(zhì)應僅可(kě)能地靠(kao)近集成(chéng)電❤️路，二(er)者之間(jian)的距離(lí)應在15cm之(zhī)内。每塊(kuài)印制電(diàn)路闆也(yě)應用一(yī)隻容量(liang)更大些(xie)的低電(dian)感電容(rong)器💋對電(dian)源進🍉行(hang)去耦。電(diàn)容器類(lei)型👅的選(xuǎn)擇方法(fǎ)參見8.1.1節(jiē)♌。
    (3)輸入信(xin)号
    •輸入(ru)信号的(de)脈沖寬(kuān)度應長(zhang)于傳播(bō)延遲時(shi)間，以免(mian)出現反(fan)射噪聲(sheng)；
    •要求邏(luo)輯“0”輸出(chu)的器件(jian)，其不使(shǐ)用的輸(shū)入端應(yīng)将其接(jie)地或與(yǔ)同一門(mén)電路的(de)在用輸(shu)入端相(xiang)連；
    •要求(qiu)邏輯“1”輸(shu)出的器(qi)件，其不(bu)使用的(de)輸入端(duan)應連接(jie)到💯一個(ge)大于♍2.7V的(de)電壓上(shàng)。爲了不(bu)增加傳(chuan)輸延遲(chí)時間和(hé)噪聲敏(mǐn)感度💘，所(suǒ)接電壓(yā)不要超(chao)過該電(diàn)路的電(dian)壓最大(da)額定值(zhi)5.5V；
    •不使用(yong)的器件(jiàn)，其所有(you)的輸入(rù)端都應(ying)按照使(shǐ)功耗最(zui)🍉低的方(fang)🙇‍♀️法👉連接(jiē)，具體的(de)處理方(fāng)法可參(cān)閱8.1.6節；
    •在(zai)使用低(dī)功耗肖(xiao)特基TTL電(diàn)路時，應(yīng)保證其(qi)輸入端(duan)不🧑🏽‍🤝‍🧑🏻出現(xian)負電📱壓(ya)，以免電(diàn)流流入(ru)輸入箝(qian)位二極(ji)管；
    •時鍾(zhong)脈沖的(de)上升時(shí)間和下(xià)降時間(jiān)應盡可(ke)能的短(duǎn)，以便提(ti)高電路(lù)的抗幹(gàn)擾能力(li)；
    •通常時(shí)鍾脈沖(chòng)處于高(gao)态時，觸(chu)發器的(de)數據不(bu)應改變(bian)。若一例(lì)外✂️，應查(cha)閱有關(guān)的數據(jù)規範；
    •擴(kuo)展器應(ying)盡可能(néng)地靠近(jìn)被擴展(zhan)的門，擴(kuò)展器的(de)節點上(shàng)♍不能💞有(you)容性負(fù)載；
    •在長(zhang)信号線(xian)的接收(shōu)端應接(jiē)一個500Ω～1kΩ的(de)上拉電(diàn)阻，以便(bian)增加噪(zào)聲容限(xian)和縮短(duǎn)上升時(shí)間。
    (4)輸出(chū)信号
    •集(jí)電極開(kāi)路器件(jiàn)的輸出(chū)負載應(ying)連接到(dào)小于等(deng)于最👨‍❤️‍👨大(da)額🈚定值(zhi)的電壓(ya)上，所有(yǒu)其它器(qì)件的輸(shu)出負載(zǎi)應連❌接(jie)到👈VCC上；
    •長(zhang)信号線(xian)應該由(yóu)專門爲(wei)其設計(jì)的電路(lù)驅動，如(rú)線驅動(dòng)器🌈、緩沖(chòng)器等；
    •從(cong)線驅動(dòng)器到接(jiē)收電路(lu)的信号(hào)回路線(xian)應是連(lián)續的，應(ying)采用特(tè)性阻抗(kàng)約爲100Ω的(de)同軸線(xiàn)或雙扭(niǔ)線；
    •在長(zhǎng)信号線(xian)的驅動(dòng)端應加(jiā)一隻小(xiao)于51Ω的串(chuan)聯電阻(zu)，以便消(xiāo)除🔞可能(néng)出現的(de)負過沖(chòng)。
    (5)并聯應(yīng)用
    •除三(sān)态輸出(chu)門外，有(you)源上拉(lā)門不得(de)并聯連(lian)接。隻有(yǒu)🐉一種情(qíng)況例外(wài)，即并聯(lián)門的所(suo)有輸入(rù)端和輸(shū)出端均(jun)并☂️聯在(zài)一起，而(er)且這些(xie)門電路(lu)封裝在(zai)同一外(wai)殼内；
    •某(mou)些TTL電路(lu)具有集(ji)電極開(kai)路輸出(chū)端，允許(xǔ)将幾個(gè)電⁉️路的(de)🐉開集電(dian)極輸出(chu)端連接(jie)在一起(qǐ)，以實現(xiàn)“線與”功(gōng)能。但應(ying)在該輸(shu)出端加(jiā)一個上(shàng)拉電阻(zu)，以便提(tí)供足夠(gòu)的驅動(dòng)信号和(he)提高♈抗(kang)幹擾能(neng)力，上拉(lā)電阻的(de)阻值應(yīng)根據該(gai)電路的(de)扇出能(néng)力來确(que)定。
    2. CMOS電路(lù)應用設(she)計規則(ze)
    (1)電源
    •穩(wen)定性應(yīng)保持在(zai)±5％之内；
    •紋(wen)波系數(shu)應小于(yú)5％；
    •電源初(chū)級應有(you)射頻旁(páng)路；
    •如果(guǒ)CMOS電路自(zi)身和其(qi)輸入信(xin)号源使(shǐ)用不同(tóng)的電源(yuán)，則開機(jī)時應首(shǒu)先接通(tōng)CMOS電源，然(ran)後接通(tōng)信号源(yuán)，關機時(shí)應該首(shǒu)先關閉(bi)信号源(yuan)，然後關(guan)閉CMOS電源(yuán)。 
    (2)去耦
    •每(měi)使用10～15塊(kuài)CMOS電路就(jiù)應當用(yong)一個0.01~0.1μF的(de)射頻電(diàn)容器對(dui)電✊源電(dian)✔️壓進行(hang)去耦。去(qù)耦電容(rong)的位置(zhi)應僅可(kě)能地靠(kao)近集成(cheng)電路，二(èr)者之間(jiān)的距離(lí)應在15之(zhī)内。每塊(kuài)印制電(diàn)路闆也(yě)應用一(yī)隻容❄️量(liang)更大些(xie)的低電(dian)感電容(rong)器對電(diàn)源進🔅行(háng)去耦。
    (3)輸(shū)入信号(hao)
    •輸入信(xìn)号電壓(yā)的幅度(dù)應限制(zhi)在CMOS電路(lu)電源電(dian)壓範圍(wéi)📐之内，以(yǐ)免引發(fā)闩鎖；
    •多(duō)餘的輸(shū)入端在(zài)任何情(qíng)況下都(dou)不得懸(xuan)空，應适(shi)當的連(lián)接到💁CMOS電(dian)路的電(dian)壓正端(duān)或負端(duān)上；
    •當CMOS電(dian)路由TTL電(diàn)路驅動(dòng)時，應該(gai)在CMOS電路(lu)的輸入(rù)端與VCC之(zhi)間連一(yi)個上拉(la)電阻；
    •在(zài)非穩态(tai)和單穩(wen)态多諧(xié)振蕩器(qi)等應用(yòng)中，允許(xǔ)CMOS電路有(you)🏃🏻‍♂️一定的(de)輸入電(diàn)流（通過(guò)保護二(èr)極管），但(dàn)應在其(qi)輸入加(jia)接一隻(zhi)😘串聯電(diàn)阻，将輸(shū)入電流(liú)限制在(zài)微安級(jí)的水平(píng)上。
    (4) 輸出(chū)信号
    •輸(shu)出電壓(ya)的幅度(du)應限制(zhì)在CMOS電路(lù)電源電(dian)壓範圍(wei)之🐕内，以(yǐ)免引發(fā)闩鎖；
    •長(zhang)信号線(xian)應該由(you)專門爲(wei)其設計(ji)的電路(lu)驅動，如(rú)線驅💋動(dòng)💁器、緩沖(chong)🍉器等；
    •應(ying)避免在(zai)CMOS電流的(de)輸出端(duan)接大于(yu)500pF的電容(rong)負載；
    •CMOS電(dian)路的扇(shàn)出應根(gen)據其輸(shū)出容性(xing)負載量(liang)來确定(dìng)，通✍️常可(kě)按下式(shì)計算：     
                                      ( 9.6 )
式(shi)中，FO爲扇(shan)出，CL爲CMOS電(dian)路的額(é)定容性(xing)負載電(diàn)容，0.8是容(róng)性負載(zǎi)的降額(é)系數，CI爲(wèi)CMOS電路的(de)額定輸(shū)入電容(róng)。
    (5)并聯應(ying)用
    •除三(san)态輸出(chū)門外，有(you)源上拉(lā)門不得(dé)并聯連(lian)接。隻有(yǒu)一種🧑🏽‍🤝‍🧑🏻情(qing)況例外(wài)，即并聯(lian)門的所(suo)有輸入(ru)端均并(bìng)聯在一(yi)起，而且(qiě)🏃🏻‍♂️這些門(mén)電路封(feng)裝在同(tóng)一外殼(ké)内。
    3.線性(xìng)放大器(qi)應用設(shè)計規則(ze)
    (1) 電源
    •穩(wěn)定性應(yīng)保持在(zài)±1%之内；
    •紋(wen)波系數(shu)應小于(yu)1％；
    •電源初(chū)級應有(yǒu)射頻旁(páng)路；
    (2) 去耦(ǒu)
    •每使用(yòng)10塊線性(xìng)集成電(diàn)路就應(ying)當用一(yi)個0.01~0.1μF的射(she)頻電容(róng)器對電(diàn)源電壓(yā)進行去(qù)耦。去耦(ǒu)電容的(de)位置應(yīng)僅可能(neng)地靠近(jìn)集成電(diàn)路，二者(zhě)之間的(de)距離應(ying)在15cm之内(nei)。每塊印(yìn)制電路(lù)🈚闆也應(yīng)用一隻(zhī)容量更(gèng)大些的(de)低電感(gan)電容器(qi)對電源(yuán)進行去(qu)耦。
    (3) 輸入(rù)信号
    •差(cha)模輸入(ru)電壓和(hé)共模輸(shu)入電壓(ya)均不應(ying)超過它(ta)們的最(zui)大額定(ding)❤️值的60％；
    •所(suo)有不使(shi)用的輸(shū)入端均(jun1)應按照(zhao)使功耗(hào)最低的(de)方式♈進(jìn)行連接(jiē)🥰；
    •如果器(qi)件具有(you)兩個以(yǐ)上的外(wai)部調整(zhěng)點，必須(xu)多次🤟調(diào)🐆整，僅一(yi)次是不(bu)行的。
    (4) 輸(shū)出信号(hao)
    •長信号(hao)線應該(gāi)由專門(mén)爲其設(she)計的電(dian)路驅動(dòng)，如線🌈驅(qū)動器、緩(huǎn)♌沖器等(deng)；
    •從線驅(qu)動器到(dào)接收電(dian)路的信(xin)号回路(lu)線應采(cǎi)用連續(xu)同軸線(xian)或雙扭(niu)線，其特(te)性阻抗(kàng)應與連(lian)接端口(kǒu)的☔阻抗(kàng)相匹配(pèi)。
    4. 線性電(dian)壓調整(zhěng)器應用(yong)設計規(guī)則
    (1)輸入(rù)電壓
    •輸(shu)入電壓(ya)不應超(chāo)過其最(zui)大額定(ding)值的80％；
    •差(chà)分輸入(rù)電壓應(yīng)該比推(tuī)薦的最(zui)小電壓(ya)大20％，以保(bǎo)持🔞适當(dāng)的輸出(chu)🙇‍♀️電壓。
    (2)輸(shū)出負載(zai)
    •最大輸(shu)出負載(zǎi)不得超(chāo)過其最(zui)大額定(dìng)值的80％；
    •如(rú)果器件(jian)内部沒(mei)有包含(han)短路保(bǎo)護電路(lù)，則應設(she)計外🔴部(bu)短路保(bǎo)護電路(lu)。
    (3)散熱
    •電(diàn)壓調整(zhěng)器應該(gai)安裝散(san)熱器，其(qí)散熱面(mian)積應能(néng)夠散掉(diao)器件承(chéng)受最大(dà)功率時(shi)所産生(sheng)的熱量(liàng)。
9.6.3 印制電(diàn)路闆布(bu)線設計(ji)
    目前電(diàn)子元器(qì)件用于(yu)各類電(diàn)子設備(bei)和系統(tǒng)時，仍然(ran)以印制(zhì)電路闆(pǎn)爲主要(yào)裝配方(fāng)式。實踐(jian)證明，即(ji)使電原(yuan)理圖設(shè)計正确(que)🥰，印制電(dian)路闆布(bu)線設計(jì)不當，也(ye)會對器(qì)件的可(kě)靠性産(chan)生不利(lì)🙇🏻的影響(xiǎng)🍉。例如，将(jiāng)印制電(dian)路闆用(yòng)于裝配(pèi)高速數(shu)字集成(cheng)電路時(shí)，電路上(shang)出現的(de)瞬變電(dian)📞流通過(guo)印制👈導(dao)線時，會(huì)産生沖(chòng)擊電流(liu)。如果印(yin)制導線(xian)💜的阻抗(kàng)比較大(dà)🔴，特别是(shì)電感較(jiào)大時，這(zhe)種沖擊(ji)電流的(de)幅值會(hui)很大，有(you)可能對(duì)器件造(zào)成損害(hài)。如果印(yin)制闆兩(liǎng)條細平(ping)行線靠(kao)得🔱很近(jin)，則會形(xing)✨成信号(hao)波❌形的(de)延遲，在(zài)❗傳輸線(xian)的終端(duān)形成反(fǎn)✨射噪聲(sheng)。因此，在(zài)設計印(yìn)制闆布(bu)⭕線的時(shi)候，應注(zhù)🆚意采用(yòng)正🌈确的(de)方法。
    1. 電(dian)磁兼容(róng)性設計(jì)
    電磁兼(jiān)容性（EMC）是(shì)指電子(zi)系統及(ji)其元部(bu)件在各(gè)種電磁(ci)環境🔞中(zhong)仍能夠(gòu)協調、有(yǒu)效地進(jìn)行工作(zuò)的能力(li)。EMC設計的(de)目的是(shì)既能抑(yi)制各種(zhǒng)外來的(de)幹擾，使(shi)電路和(hé)設備在(zài)規定的(de)🍉電磁環(huán)境中能(néng)正常工(gong)作，同時(shi)又能減(jian)少其本(ben)身對其(qí)它設備(bèi)的電磁(ci)幹擾。
    由(yóu)于瞬變(bian)電流在(zai)印制線(xiàn)條上所(suo)産生的(de)沖擊幹(gàn)擾主要(yao)⛷️是由印(yin)㊙️制導線(xian)的電感(gǎn)成分造(zào)成的，因(yīn)此，應盡(jin)量減少(shao)印制導(dao)線的電(dian)感量。印(yin)制導線(xian)的電感(gǎn)量與其(qi)長度成(chéng)正比👌，并(bing)随其寬(kuān)度的增(zēng)加而下(xia)降，故短(duǎn)而⛷️粗的(de)導線對(duì)于抑制(zhì)幹擾是(shi)有利的(de)。
    時鍾引(yin)線、行驅(qū)動器或(huò)總線驅(qū)動器的(de)信号線(xiàn)常常載(zǎi)有大的(de)瞬變電(dian)流，其印(yin)制導線(xian)要盡可(ke)能地短(duǎn)；而對于(yu)電源🐉線(xiàn)和地線(xian)這樣的(de)難以縮(suō)短長度(dù)的布線(xian)♋，則應在(zai)印制闆(pan)面積和(he)線條密(mi)度允許(xǔ)的條件(jiàn)下盡可(kě)能加大(dà)布線的(de)寬👨‍❤️‍👨度。對(dui)于一👅般(ban)電路，印(yin)制導線(xian)寬度選(xuǎn)在1.5mm左右(you)，即可完(wan)全滿💰足(zu)要求；對(dui)于集成(chéng)電路，可(kě)選爲0.2mm~1.0mm。
    采(cai)用平行(hang)走線可(ke)以減少(shǎo)導線電(dian)感，但導(dǎo)線之間(jian)的🌍互感(gan)和分💘布(bu)電容增(zeng)加，如果(guǒ)布局允(yǔn)許。最好(hǎo)采用井(jǐng)字形網(wang)狀地線(xian)結構，具(jù)體做法(fǎ)是印制(zhì)闆的一(yī)面橫向(xiang)布線，另(lìng)一面縱(zòng)向布線(xiàn)，然後在(zai)交叉孔(kǒng)處用鉚(mao)釘或金(jin)屬化孔(kong)相連。
    爲(wèi)了印制(zhi)印制導(dao)線之間(jian)的串擾(rǎo)，在設計(ji)布線時(shí)應💋盡量(liang)避免長(zhǎng)距離的(de)平行走(zǒu)線，盡可(kě)能拉開(kai)線與線(xiàn)之間的(de)距離，信(xìn)号線☔與(yu)地線及(jí)電源線(xiàn)盡可能(néng)不交叉(cha)。在使用(yòng)一般電(diàn)路時，印(yìn)制導線(xiàn)間隔和(he)長度設(shè)計可以(yi)參考表(biao)9.7所列規(gui)則。在一(yi)些對幹(gàn)擾十分(fèn)敏感的(de)☂️信号線(xiàn)之間可(kě)以設置(zhi)一根接(jie)地的印(yin)制線，也(yě)可有🌍效(xiào)地抑制(zhì)串擾。

爲(wei)了抑制(zhì)出現在(zài)印制線(xiàn)條終端(duān)的反射(shè)幹擾，除(chú)了特殊(shū)需要⭐之(zhī)外，應盡(jin)可能縮(suō)短印制(zhì)線的長(zhang)度和采(cǎi)用慢速(sù)電路。必(bì)要時✍️可(ke)加終端(duan)匹配，即(jí)在傳輸(shu)線的末(mò)端對地(dì)和電⭕源(yuán)端各加(jia)接一個(gè)相同阻(zu)值的匹(pǐ)配電阻(zǔ)。根據經(jīng)驗，對一(yī)般速度(dù)較快的(de)TTL電路🐪，其(qi)印制線(xiàn)條長于(yu)10cm以上⛹🏻‍♀️時(shi)就應加(jiā)終端匹(pi)配措施(shi)。匹配電(diàn)阻的🐉阻(zu)值應根(gen)據集成(chéng)電路的(de)輸出驅(qū)動電流(liu)及吸收(shou)電流的(de)最大值(zhí)來決定(ding)。當使用(yong)74F系列的(de)TTL電路時(shí)，匹配電(dian)阻💃可采(cai)用330Ω，其等(děng)效的終(zhong)端阻抗(kang)爲165Ω。
    爲了(le)避免高(gāo)頻信号(hao)通過印(yin)制導線(xiàn)産生的(de)電磁輻(fú)射，在🏃🏻印(yìn)制電💃路(lu)闆布線(xian)時，還應(ying)注意以(yǐ)下要點(diǎn)：
    (1) 盡量減(jiǎn)少印制(zhi)導線的(de)不連續(xù)性，例如(rú)導線寬(kuān)度不要(yao)突🤞變，導(dǎo)線的拐(guai)角大于(yu)90O，禁止環(huán)狀走線(xian)等。這樣(yang)也有利(lì)于提高(gao)印制導(dǎo)線耐🌈焊(hàn)接熱的(de)能力。
    (2)時(shí)鍾信号(hào)引線最(zuì)容易産(chǎn)生電磁(ci)輻射幹(gan)擾，走線(xiàn)時應與(yu)地🤞線回(huí)路相靠(kào)近，不要(yao)在長距(ju)離内與(yu)信号線(xian)并行。
    (3)總(zǒng)線驅動(dòng)器應緊(jǐn)挨其欲(yu)驅動的(de)總線。對(duì)于那些(xie)離開印(yin)制🧡電路(lù)闆的引(yǐn)線，驅動(dong)器應緊(jǐn)挨着連(lián)接器。
    (4)數(shù)據總線(xian)的布線(xian)應每兩(liǎng)根信号(hao)線之間(jian)夾一根(gen)信🈲号地(di)☀️線。最好(hǎo)是緊挨(āi)着最不(bu)重要的(de)地址引(yin)線放置(zhì)☎️地回路(lù)，因🈲爲後(hòu)者常載(zai)有高頻(pín)電流。
(5)在(zai)印制闆(pan)布置高(gāo)速、中速(sù)和低速(su)邏輯電(dian)路時，應(ying)按照圖(tu)9.41的方式(shi)😍排列器(qi)件。

  2. 接地(di)設計
隻(zhi)要布局(ju)許可，印(yin)制闆最(zuì)好做成(cheng)大平面(mian)接地方(fāng)式，即印(yìn)制🐅闆💔的(de)一面全(quán)部用銅(tóng)箔做成(chéng)接地平(ping)面，則另(lìng)一面作(zuo)爲信号(hào)布線。這(zhe)樣做有(yǒu)許多好(hao)處：
    (1)大接(jiē)地平面(miàn)可以降(jiàng)低印制(zhì)電路的(de)對地阻(zǔ)抗，有效(xiào)地抑制(zhì)印制闆(pǎn)另一面(mian)信号線(xian)之間的(de)幹擾和(he)噪聲。例(lì)如，由于(yú)平行👈導(dǎo)線之間(jiān)的分布(bù)電容在(zài)導線接(jie)近接地(di)平面時(shí)會變小(xiao)，因此大(da)接地平(ping)面可使(shi)印制線(xiàn)之間的(de)串擾明(ming)顯削🈚弱(ruo)。
    (2)大接地(dì)平面起(qǐ)着電磁(cí)屏蔽和(he)靜電屏(píng)蔽的作(zuò)用，可㊙️減(jian)少🔞外界(jie)💚對㊙️電路(lù)的高頻(pin)輻射幹(gan)擾以及(jí)減少電(dian)路⛱️對外(wai)界的高(gao)頻輻射(she)幹擾。
(3)大(da)接地平(ping)面還有(yǒu)良好散(sàn)熱效果(guǒ)，其大面(miàn)積的銅(tong)箔尤如(ru)金屬散(san)熱片，迅(xùn)速向外(wai)界散發(fa)印制電(diàn)路闆中(zhong)的熱量(liang)。

 如果無(wú)法采用(yong)大接地(dì)平面，則(ze)應在印(yin)制電路(lù)闆的周(zhōu)圍設計(jì)🥵接地總(zong)線，接地(dì)總線的(de)兩端接(jie)到系統(tǒng)的公共(gòng)♍接地點(diǎn)上。接地(dì)總線應(ying)盡可能(néng)地寬，其(qí)寬度至(zhì)少應爲(wei)2.5mm。
    數字電(dian)路部分(fèn)與模拟(ni)電路部(bu)分以及(jí)小信号(hao)電路和(he)大功率(lü)電路應(yīng)該分别(bie)并行饋(kui)電。數字(zì)地與模(mo)拟地在(zai)内部不(bú)得😘相連(lian)，屏蔽地(dì)與電源(yuan)地分别(bie)設置，去(qu)耦濾波(bo)電容應(ying)就近接(jiē)地。
    3. 熱設(shè)計
    從有(yǒu)利于散(san)熱的角(jiao)度出發(fā)，印制闆(pǎn)最好是(shì)直立安(an)❓裝，闆與(yǔ)闆之間(jiān)的距離(lí)一般不(bú)要小于(yu)2cm，而且元(yuan)器件✨在(zai)印制闆(pǎn)上的排(pai)列🥰方式(shì)應遵循(xún)一定的(de)規則：
    (1)對(dui)于采用(yòng)自由對(dui)流空氣(qi)冷卻方(fang)式的設(shè)備，最好(hao)是将集(ji)💃🏻成電路(lu)☀️（或其他(tā)元器件(jiàn)）安縱長(zhang)方式排(pái)列，如圖(tú)9.42 (a)所示；對(duì)于🔴采用(yong)強制空(kōng)氣冷卻(què)（如用風(fēng)扇冷卻(què)）的設備(bei)，則應按(àn)橫長方(fāng)式配置(zhi)，如圖9.42 (b)所(suo)示。
    (2)同一(yī)塊印制(zhi)闆上的(de)元器件(jian)應盡可(kě)能按其(qí)發熱量(liang)大📞小及(jí)耐熱程(cheng)度分區(qū)排列，發(fā)熱量小(xiao)或耐熱(re)性差的(de)元器件(jian)（如小信(xìn)号晶體(ti)管、小規(guī)模集成(chéng)電路、電(dian)解電容(rong)器等）放(fang)在冷卻(què)氣流的(de)最㊙️上遊(you)（入口處(chù)），發熱量(liàng)大或耐(nài)熱性好(hao)的元器(qì)件（如功(gong)率晶體(ti)管、大規(gui)模集成(chéng)電路等(děng)）放在冷(lěng)卻氣流(liu)的最下(xia)遊（出🥵口(kou)處）。
    (3)在水(shuǐ)平方向(xiàng)上，大功(gōng)率器件(jiàn)盡量靠(kào)近印制(zhì)闆邊沿(yan)布置，以(yǐ)🤩便縮短(duǎn)傳熱途(tu)徑；在垂(chui)直方向(xiang)上，大功(gōng)率器件(jiàn)盡😍量靠(kao)近印制(zhì)闆上方(fang)✨布置，以(yǐ)便減少(shao)這些器(qì)件工作(zuo)時💃對其(qi)它💃元器(qi)件溫度(dù)的♌影響(xiang)。
(4)溫度敏(mǐn)感器件(jian)最好安(ān)置在溫(wēn)度最低(dī)的區域(yu)（如設備(bei)的底部(bù)💃🏻），千萬不(bu)要将它(tā)放在發(fā)熱元器(qi)件的正(zhèng)上方，多(duo)個器件(jian)最好是(shì)在水平(ping)面上交(jiao)錯布局(ju)。
設備内(nei)印制闆(pǎn)的散熱(rè)主要依(yī)靠空氣(qi)流動，所(suǒ)以在設(she)計時要(yao)研究空(kong)氣流動(dong)路徑，合(hé)理配置(zhì)元器件(jian)或印制(zhì)電路闆(pǎn)。空氣流(liú)動時總(zong)是趨向(xiang)于阻力(li)小的地(di)方流動(dong)，所以在(zài)印制電(dian)路闆上(shang)配置元(yuán)器件時(shi)，要避免(miǎn)在某個(gè)💛區域留(liú)有較大(da)的空域(yu)。如圖9.43 (a)所(suo)🏃‍♀️示的那(na)樣，冷卻(que)空氣大(dà)多從此(ci)空域中(zhong)流走，而(er)元器件(jiàn)密集區(qu)域很少(shǎo)有空🔞氣(qì)流過，這(zhè)樣散熱(re)效果就(jiù)大大降(jiàng)低。如♈果(guǒ)象圖9.43 (b)那(na)樣在空(kong)🚶域中加(jiā)上一排(pái)器件，雖(suī)然裝配(pèi)密度提(ti)高了，但(dàn)由于冷(leng)卻空氣(qì)的通路(lù)阻抗📐均(jun1)勻，使空(kong)氣流動(dòng)也絕緣(yuan)，從而使(shǐ)散熱效(xiào)果改善(shàn)。整機中(zhōng)多塊印(yin)制電路(lu)闆的配(pèi)置也應(ying)注意同(tong)樣問題(ti)。
 
大量實(shi)踐經驗(yan)表明，采(cǎi)用合理(lǐ)的元器(qì)件排列(lie)方式🤞，可(kě)以有效(xiao)地降低(di)印制電(dian)路的溫(wēn)升，從而(er)使器件(jiàn)及設備(bèi)的故障(zhang)率明顯(xiǎn)下降✉️。
    此(cǐ)外，在高(gāo)可靠應(yīng)用場合(hé)，應該采(cai)用銅箔(bó)厚一些(xiē)的📐印⭐制(zhì)🐇電路闆(pan)🚶‍♀️基材，這(zhe)不僅可(ke)以增強(qiang)印制闆(pǎn)的散熱(rè)能力，而(ér)且有利(lì)于降⛹🏻‍♀️低(di)印制導(dǎo)線的電(dian)阻值，提(ti)高機💋械(xie)強度🐇。如(ru)選用銅(tóng)箔厚度(dù)爲70μm的印(yìn)制闆，相(xiàng)對于銅(tóng)箔厚度(dù)爲35μm的印(yìn)制闆，印(yin)制導線(xian)的㊙️電阻(zu)值可❌降(jiang)低1/2，散熱(rè)能力可(ke)增加一(yi)倍，而且(qiě)在容易(yì)遭受劇(jù)烈的振(zhen)動和沖(chong)擊的環(huán)境中，不(bu)容易出(chu)現斷👈線(xiàn)之類的(de)機械故(gù)障。
    〔實例(li)〕集成電(diàn)路在印(yin)制闆上(shàng)的排列(lie)方式對(dui)其溫升(shēng)❗的影響(xiang)
圖9.44給出(chu)了大規(gui)模集成(chéng)電路（LSI）和(hé)小規模(mó)集成電(dian)路（SSI）混合(he)安👅裝情(qíng)況下的(de)兩種排(pái)列方式(shi)，LSI的功耗(hao)爲1.5W，SSI的功(gong)耗爲0.3W。實(shí)測結🙇🏻果(guo)表明，圖(tu)9.44(a)所示方(fāng)式使LSI的(de)溫升達(da)50℃，而圖9.44 (b)輻(fu)📧射導緻(zhì)的LSI的溫(wen)✏️升爲40℃，顯(xian)🛀然采納(nà)後面一(yi)種方式(shi)對降低(dī)LSI的失效(xiào)率更爲(wei)有利。

   這(zhè)個例子(zǐ)也說明(ming)，應該盡(jin)可能地(dì)使印制(zhi)闆上元(yuan)器件的(de)溫升趨(qū)于均勻(yun)，這有助(zhu)于降低(dī)印制闆(pǎn)上的器(qì)件的溫(wēn)度峰值(zhí)。 

      文章整(zheng)理：跳線(xian) /